12月國際電子元件會議(IEDM)舉行前約一個月,美國EE Times雜志曾提到,英特爾公司45nm工藝技術的主要特點是采用鉿基高k介電材料,將氮化鈦(TiN)用于PFET取代柵極,并將TiN阻擋層與一種功函數(shù)調整金屬組成的合金用于NFET取代柵極。
英特爾公司的45nm HKMG(高k金屬柵極)技術的一些重點在于:高k柵極先加工、金屬柵后加工的集成方式；氧化鉿柵極介電材料( EOT)；以及雙帶邊功函數(shù)金屬柵極(TiN 用于 PMOS,TiAlN 用于 NMOS)。柵極后加工集成是一個重點,需要在英特爾公司工藝流程中作進一步說明。
上面提到的“先加工”和“后加工” 是指按照多晶硅積淀工藝形成高k柵極和金屬柵極的順序。目前眾所周知的是,英特爾公司在45nm節(jié)點采用了一種柵極后加工或取代柵極工藝流程。但這也引發(fā)了對其語義的激烈爭論:它究竟是“柵極”還是“后加工”。
取代柵極流程讓英特爾公司能夠復用過去多晶硅柵極技術中的許多工藝步驟和工具。曝光多晶硅并形成傳統(tǒng)二氧化硅及氮化硅側壁分隔層的工藝,在源/漏極形成及它們的輕摻雜延伸區(qū)域中均利用了已獲驗證的自對準工藝。一旦這些步驟完成,多晶硅就被除去,而功函數(shù)金屬取而代之被積淀。
但在第一次多晶硅積淀之前有一些很有趣的事情發(fā)生。與IEDM發(fā)表的文章敘述相反,英特爾公司在犧牲的柵極多晶硅之前積淀了第一個功函數(shù)金屬層。
圖1:英特爾公司Penryn PMOS晶體管結構。
圖2:晶體管的物理柵極長度(LG)測量。
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圖3:平方微米的SRAM單元。
對于P溝道晶體管,TiN緊跟著HfO2介電材料之后被積淀。添加鋁形成TiAlN后可以將功函數(shù)調整為適合于N溝道晶體管。英特爾的工藝通過在多晶硅形成和圖樣化之前積淀首個功函數(shù)層可以保護HfO2免受多晶硅蝕刻。SI工程師把首個金屬柵極層稱為頂部接口層(TIL),因為它為HfO2電介質提供了無可否認的保護。P型金屬柵極是TiN,添加鋁后可形成TiAlN及適合于NMOS的功函數(shù)。在去除多晶硅犧牲層之后,在它們各自的N和P溝道晶體管中分別積淀 兩種較厚的金屬層,并通過多晶硅蝕刻在剩下的溝道底部和側壁形成阻擋層。
無可辯駁地,關于“柵極”含義的評論當然沒有已完成產品的電氣性能來得重要。英特爾公司的45nm工藝技術在這方面確實令人印象深刻。SI的晶體管電氣參數(shù)提取顯示室溫下飽和驅動電流如下:
- PFET IDSAT = mA/μm
- NFET IDSAT = mA/μm
英特爾公司去年12月在IEDM的演講中證實了這些數(shù)值(不過我們的PFET數(shù)值比英特爾公司報告的高出10微安)。我們的結果顯示低溫下(-20℃)驅動電流較高,高溫下(85℃)電流會降低。
這些高驅動電流值引發(fā)了更多有關柵極結構的問題。在晶體管的物理柵極長度(LG)和較短的電氣有源溝道長度(Lelec)之間始終存在著差異。不過,在現(xiàn)代金屬柵極技術出現(xiàn)之前,規(guī)定LG并比較不同制造廠的晶體管之性能相當容易。英特爾公司的柵極結構給分析人員帶來了一些新的問題。
英特爾公司報告了35nm的柵極長度,這非常適合于它的NFET產生的mA/μm的驅動電流。但如果以一種類似于多晶硅柵極所采用的標準方式來測量的話,這種柵極結構的邊緣到邊緣尺寸接近45nm。這意味著要產生這么大的飽和電流,LG、Lelec和源/漏擴展長度之間的比例將失衡。
答案看來和金屬柵極邊緣的位置問題有關。過去認為多晶硅柵極的整個寬度影響晶體管溝道中的載流子。而現(xiàn)在,由于多晶硅被蝕刻掉,并在后加工柵極工藝中被填充溝道的金屬柵極所取代,情況變得不那么簡單了。積淀在柵極溝道中的第一種材料不是金屬,而是一種阻擋材料,這意味著柵極的有源部分比傳統(tǒng)的測量長度小,后者指柵極各側邊上的側壁分隔層之間的長度。不過,由于阻擋層相當薄,這并不能解決柵極測量的差異。
這樣看來決定電氣有源柵極長度的似乎是側壁分隔層與TIL相遇處形成的鳥嘴。SI分析顯示,這里的鳥嘴是鉆蝕多晶硅時的TIL和高k蝕刻的結果。在氮化硅分隔層形成之前的多晶硅側壁再氧化加劇鉆蝕的效果。對于積淀 在溝道中的金屬柵極,這時有一條很厚的k值較低的路徑通向溝道,它顯然無法在電氣上影響鳥嘴正下方區(qū)域的電荷載子。
金屬柵極的核心部分也可以是TIL本身。因為這一層包含了和后加工柵極層相同的功函數(shù)金屬,也許它的邊緣能夠定義金屬柵極長度。幸運的是,TIL層的邊緣差不多對準其上的鳥嘴,故這個測量點的選擇對你獲得的LG值不會產生影響。
所有這一切的關鍵在于柵極溝道邊緣與功函數(shù)金屬(不論前加工還是后加工)的電氣有源邊緣之間的間距在8到10nm間。這似乎解釋了英特爾公司報告的LG值和我們期望值之間的差異。
添加鉿雖然可以解決泄漏功率問題,卻令工藝集成工程師頭痛不已。英特爾公司通過在硅基板和HfO2層之間形成一個氧化硅(也可能是氧氮化硅)底部接口層(BIL),避免了鉿帶來的不利之處(閾值電壓牽制和載流子遷移率降低)。BIL不僅讓鉿進入柵極堆疊,還為工藝工程師提供了又一個調整機制。由于柵極介電材料對晶體管溝道及電氣性能的影響是各層單獨影響的函數(shù),故對于不同的晶體管應用,閾值電壓可通過改變BIL厚度來控制。
由于在45nm節(jié)點,線邊緣粗糙度和隨機摻雜濃度變化問題變得愈加棘手,工藝可變性及其設計成為一個熱門話題。英特爾公司在IEDM 2007的第二次演講中對此進行了闡釋,其中,Kelin Kuhn討論了如何通過工藝改進和設計變化來提高良率。她以SRAM單元為例說明了半導體設計從90nm到45nm的發(fā)展歷程。90nm節(jié)點所采用的“高”單元版圖在65nm節(jié)點被“寬”單元所取代。65nm的單元設計通過單向對準多晶硅和消除有源區(qū)域圖案中的角落,改進了工藝尺寸控制和可變性。在45nm節(jié)點,英特爾公司的工藝只采用方形盒蓋圖案,從而消除了“狗骨頭(dog bone)”和“冰柱(icicle)”形狀。在后加工柵極工藝中,這種均勻一致的結構也有助于可靠填充。
英特爾公司在45nm節(jié)點繼續(xù)采用193nm干法光刻。通過嚴格的設計規(guī)則來構建“結構式”柵極版圖,正如Kuhn在她關于SRAM單元的討論中所提到的那樣。對先進的HKMG技術而言,金屬柵極的這種均勻規(guī)則排列的DFM技術無需投資新的浸沒式工藝即可以提高良率。而形成精確矩形柵極圖案確實需要額外的步驟,因為多晶硅犧牲層采用兩次圖形曝光技術。
英特爾公司65nm工藝技術的許多特性仍在不斷演進?！暗谌睉児柙诮Y構上類似于英特爾公司65nm工藝的嵌入式SiGe PMOS。45nm仍將沿用Nickel salicide。英特爾公司還采用多達9個金屬層的大馬士革銅工藝。含有摻碳氧化物的則形成了低k值層間介電材料集成方案。
作者:Don Scansen
半導體技術分析師
Semiconductor Insight公司
