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• 關(guān)鍵詞： PCIe 總線
• 摘要：紹介一種 PCIe 總線及其DMA 效能的設(shè)計方法。硬件驗(yàn)證與測試表明： PCIe 總線及其DMA 效能設(shè)計具有較高的帶寬，DMA 讀、寫帶寬可區(qū)別達(dá)成 554 MB/s 和881 MB/s，眼前已在現(xiàn)實(shí)工程中更是在迅速數(shù)據(jù)收集體系中獲得普遍使用。

與傳統(tǒng)的 PCI、PCI-X 并行總線相形，PCIe總線選擇迅速差分串行的方法舉行數(shù)據(jù)傳輸，這種端到端的數(shù)據(jù)傳送方法使得記號線減輕、體系功耗下降，同步還具有異常顯著的帶寬優(yōu)勢。

眼前經(jīng)過 FPGA 實(shí)即興 PCIe 接口是一種比較常用的方法，具有硬件成本低、高可靠性、靈巧性大、容易晉級等優(yōu)勢。兩大 FPGA 廠商 Xilinx 和 Altera均具有完備的接口 IP 和測試方法?；诖?，筆者首要紹介了基于 Xilinx Virtex5 系列 FPGA 的 PCIe 接口的設(shè)計和 DMA 效能的實(shí)即興方法，并在 x4 模式下舉行帶寬測試。

1 PCIe 總線簡介
PCIe 體系中應(yīng)用鏈路(Lane)舉行 2 個 PCIe 裝備間的物理連接，1 條鏈路相當(dāng)于 1 條只掛連 1 個裝備的總線，每條鏈路都分派有鏈路號。

PCIe 系統(tǒng)構(gòu)造選擇分層設(shè)計，區(qū)別是：物理層(Physical layer)、數(shù)據(jù)鏈路層(Data link layer)和事務(wù)層(Transaction layer)。物理層是總線的最底層，一本正經(jīng)物理接口連接，為數(shù)據(jù)傳輸供可靠的物理環(huán)境；數(shù)據(jù)鏈路層確保來自覺送端事務(wù)層的報文可以可靠、完全地發(fā)送到接 收端的數(shù)據(jù)鏈路層；事務(wù)層界說了 PCIe 總線應(yīng)用的總線事務(wù)，這些事務(wù)可用于PCIe 體系內(nèi)各裝備間的通訊[2]。

眼前最新的 PCIe 規(guī)范是 V3.0，在這之前有V1.0、V1.1、V2.0、V2.1 等多個版本，兩樣的規(guī)范規(guī)范了兩樣的總線頻比值和編碼方法，如表 1。筆者的設(shè)計適合 V1.1 規(guī)范。