濾波器（ LPF） 構成。其中相位累加器由W 位加法器與W 位累加寄存器級聯(lián)構成。
DDS 工作時，每來一個時鐘脈沖p，加法器將相位步進值Δθ 與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加寄存器的數據輸入端。
累加寄存器將加法器在上一個時鐘脈沖作用后所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。相位累加器輸出的數據作為查表地址，從波形存儲器（ ROM） 中提取對應的波形抽樣值（ 二進制編碼） ，送入D/A 轉換器C 中。在相位累加器的數據輸出范圍0 ~ 2W – 1，與波形存儲器中一個完整周期波形的地址，按照特定的函數關系對應起來的前提下，相位累加器的每次溢出，DDS 就相應的輸出了一個周期的波形。因此，相位累加器的溢出頻率就是DDS 輸出的信號頻率。由此可推導出DDS 輸出的信號頻率公式：
從公式（ 1） 可以看出，在相位累加器寬度W 為定值、相位步進值Δθ 為1 時，可得出DDS 的最小輸出頻率，即DDS 的頻率分辨率fr。因此，只需要調整相位步進值Δθ，就可以使DDS 的頻率以fr的整數倍輸出。
2. 2 DDS 工作模式選擇
根據公式可以看出，在相位累加器寬度W 為定值的前提下，DDS 的輸出頻率，取決于Δθ 和fclk。
Δθ 取值為DDS 的相位分辨率時，DDS 輸出信號的每個周期由固定點數組成，此時fout與fclk成比例關系，DDS 為調頻模式; fclk為定值時，DDS 輸出信號在單位時間內由固定點數組成，此時fout與Δθ 成比例關系，DDS 為調相模式。
調頻模式，其關鍵點為采用鎖相環(huán)技術對預置輸出頻率進行倍頻［3 - 4］。與調相模式相比，調頻模式不僅要多出鎖相環(huán)及相應倍頻邏輯電路的設計，且在進行頻率調整時，信號會有短時間的失鎖，造成輸出信號的振蕩。因此，調相模式是本設計中DDS 的最佳選擇。
2. 3 DSP 實現(xiàn)DDS 的優(yōu)勢
無論是用分立邏輯器件還是CPLD 或FPGA 設計DDS，其目的都是為了將相位累加器的累加、輸出、波形數據查表等這些運算處理通過硬件電路高速實現(xiàn)。唯一的區(qū)別就是應用CPLD 或FPGA 設計DDS，可以將諸多分立器件實現(xiàn)的邏輯電路，通過VHDL 等編程語言編程固化在單一芯片上，從而達到簡化硬件電路設計目的。而采用DSP 設計DDS，則完全可以利用其高速運算能力，通過軟件編程來完成相位累加器的累加、輸出、波形數據查表等運算。因此，相比于采用CPLD 或FPGA，采用DSP設計DDS 更靈活高效。
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本文導航
第 1 頁：巧用DSP在電源設計中的應用
第 2 頁：基于DSP 的DDS 的參數設計
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