濾波器，濾除參考輸入（CLKin）的相位噪聲和雜散，起到時鐘去抖的作用，利用外部 VCXO 產(chǎn)生一個干凈的系統(tǒng)參考時鐘。第二級鎖相環(huán)主要是利用第一級輸出作為其參考時鐘，生成系統(tǒng)所需要的各種時鐘頻點，同時滿足系統(tǒng)設(shè)計所需要的相噪、抖動和雜散要求。在實際應(yīng)用中，外部 VCXO 的選取，環(huán)路濾波器的設(shè)計以及各種環(huán)路參數(shù)的優(yōu)化，都對最終的時鐘性能有很大的影響。除這些因素外，芯片的供電設(shè)計是應(yīng)用中需要考慮的另外一個重要部分，不當(dāng)?shù)脑O(shè)計會直接導(dǎo)致輸出時鐘不能滿足系統(tǒng)的需求，尤其是一些對抖動和毛刺要求較高的應(yīng)用場景。
LMK0480X 芯片的供電電源管腳的分布如上圖所示，大致可以分為以下幾類：
本章中主要整體介紹了 LMK0480X芯片內(nèi)部模塊電路的供電設(shè)計。下一章節(jié)中將結(jié)合實際實驗，詳細介紹LMK0480X 的供電電源噪聲對實際性能的影響。
2、LMK0480X 供電設(shè)計和 PSRR 性能測試
2.1 LMK0480X 供電設(shè)計原則
針對不同種類的供電管腳，對外部的供電電路的需求不同，一般需要遵循的原則如下：
? LMK048XX 所有的供電管腳內(nèi)部都有一個集成的高頻去耦電容，由于這個電容更加靠近芯片，可以排除封裝 bonding 線的寄生電感的影響，去耦的效果比外部的高頻去耦電容（《 1nF）更有效。同時外部的去耦電容容易將地平面的一些高頻干擾引入到芯片的供電管腳，所以一般不建議在 LMK0480X 的所有供電管腳增加《 1nF 的去耦電容。
? VCC1，VCC4，VCC9 所負責(zé)的芯片內(nèi)部電路不會產(chǎn)生噪聲，所以這三個供電管腳可以連接在一起，共享供電電路；也不需要增加磁珠隔離管腳和總的供電電路，因為磁珠容易影響 VCO 的供電（VCC1），在輸出形成鼓包。
? VCC6 和 VCC8 是給前后兩級鎖相環(huán)的電荷泵供電，這對芯片的最終性能至關(guān)重要，建議獨立的供電支路。對于 VCC6，由于是給第一級鎖相環(huán)供電，一般第一級鎖相環(huán)的鑒相頻率都比較低，所以供電支路的磁珠可以省去，同時也可直接把 VCC6 直接接入 VCC1/4/9 的電路。而對VCC8 而言，由于為了增加環(huán)路帶寬，第二級鎖相環(huán)的鑒相頻率比較高（》50MHz），為了防止鑒相頻率泄露到其他供電管腳，要求 VCC8 具有獨立的供電支路，同時應(yīng)當(dāng)增加磁珠以隔離VCC8 和主供電電路的干擾。當(dāng)鑒相頻率較低時，可以考慮去掉這個磁珠。
? VCC5 和 VCC7 主要是給芯片的參考和 VCXO 的輸入輸出提供電源，同時也給 PLL2 的鎖定指示電路提供電源。對于這些管腳，不需要外部的大的去耦電容和磁珠，以防止一些地平面的干擾串入電源管腳，從而影響 PLL2 的鎖定指示。
? VCC2， VCC3， VCC10， VCC11， VCC12， VCC13 是給芯片的 12 路輸出提供電源（一個供電管腳負責(zé)兩路輸出）。如果其中幾路輸出相同的頻點時，這幾路的供電可以連接到一起，共享供電支路，簡化設(shè)計。由于輸出頻率都比較高，所以對于這幾路供電管腳建議增加磁珠，以降低芯片開關(guān)噪聲對于芯片整體供電的影響，同時提高通道間的隔離。同時如前面提到，由于芯片內(nèi)部已經(jīng)集成了高頻去耦電容，所以不需要外部的去耦電容。
當(dāng)輸出的頻率較低時（〈10MHz），或者輸出單端 LVCMOS 或者高擺幅的 LVPECL 信號時，為了降低供電環(huán)路的阻抗，建議去掉磁珠或在管腳處增加一個大一點的去耦電容，提供開關(guān)電流。
? 當(dāng)輸出時鐘類型是 LVPECL 時，應(yīng)防止輸出到地有電容。因為這樣很容易形成到地的短路環(huán)路，不僅需要電源管腳提供很大的開關(guān)電流，同時將頻率噪聲引入到地平面，給系統(tǒng)帶來了干擾。
2.2 PSRR（Power Supplier Rejection Ratio）性能分析
為了表征各類不同供電管腳的電源噪聲對 LMK0480X 輸出噪聲的影響，通常采用電源噪聲抑制比 PSRR來表征鎖相環(huán)芯片的抗電源噪聲能力，本節(jié)通過實際測試樣例評估 LMK0480X 的供電噪聲抑制性能。
2.2.1 測試設(shè)置
PSRR 測試基于 LMK0480X 評估板，在這些測試中，測試框圖如 Figure2，設(shè)置如下：
1. 外部 VCXO 使用獨立的干凈電源供電，排除 VCXO 對測試結(jié)果的影響。
2. 去掉芯片外部的去耦電容和磁珠，排除這些器件對芯片 PSRR 的影響。
3. 干擾源通過信號發(fā)生器產(chǎn)生合路進入測試的電源管腳。干擾源的頻率從 50KHz 到 2 MHz 連續(xù)掃描，測試干擾信號在環(huán)路帶寬內(nèi)外，對于芯片 PSRR 性能的不同影響。
4. 干擾源輸入信號的擺幅固定在 Vin = 100mV；測量輸出端口載波兩側(cè)的對應(yīng)的干擾源帶來的雜散（偏移對應(yīng)的干擾源頻率）的功率 Ps dBm，將 Ps 轉(zhuǎn)換為電壓幅度 Vs，轉(zhuǎn)換公式以及 PSRR計算公式如 Equation 1 。
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